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PCB設計三部分

原理圖、PCB、物料清單（BOM）表

原理圖設計，其實就是將前面的思路轉化為電路原理圖，它很像我們教科書上的電路圖。pcb涉及到實際的電路板，它根據原理圖轉化而來的網表（網表是溝通原理圖和pcb之間的橋梁），而將具體的元器件的封裝放置在電路板上，然后根據飛線連接其電信號。完成了pcb布局布線后，要用到哪些元器件應該有所歸納，所以我們將用到BOM表。

一款PCB設計的層數及層疊方案取決于以下幾個因素：

（1）硬件成本：PCB層數的多少與硬件成本直接相關，層數越多硬件成本就越高，以消費類產品為代表的硬件PCB一般對于層數有限制，例如筆記本電腦產品的主板PCB層數通常為4~6層，很少超過8層；

（2）高密元器件的出線：以BGA封裝器件為代表的高密元器件，此類元器件的出線層數基本決定了PCB板的布線層層數；

（3）信號質量控制：對于高速信號比較集中的PCB設計，如果重點關注信號質量，那么就要求減少相鄰層布線以降低信號間串擾，這時布線層層數與參考層層數（Ground層或Power層）的比例是1:1，就會造成PCB設計層數的增加；反之，如果對于信號質量控制不強制要求，則可以使用相鄰布線層方案，從而降低PCB層數；

（4）原理圖信號定義：原理圖信號定義會決定PCB布線是否“通順”，糟糕的原理圖信號定義會導致PCB布線不順、布線層數增加；

（5）PCB廠家加工能力基線：PCB設計者給出的層疊設計方案（疊層方式、疊層厚度 等），必須要充分考慮PCB廠家的加工能力基線，如：加工流程、加工設備能力、常用PCB板材型號 等 。

高速PCB設計中的阻抗匹配

阻抗匹配阻抗匹配是指在能量傳輸時，要求負載阻抗要和傳輸線的特征阻抗相等，此時的傳輸不會產生反射，這表明所有能量都被負載吸收了。反之則在傳輸中有能量損失。在高速PCB設計中，阻抗的匹配與否關系到信號的質量優劣。

PCB走線什么時候需要做阻抗匹配？

不主要看頻率，而關鍵是看信號的邊沿陡峭程度，即信號的上升/下降時間，一般認為如果信號的上升/下降時間（按10%～90%計）小于6倍導線延1時，就是高速信號，必須注意阻抗匹配的問題。導線延1時一般取值為150ps/inch。

高速PCB設計--并聯終端匹配

在信號源端阻抗很小的情況下，通過增加并聯電阻使負載端輸入阻抗與傳輸線的特征阻抗相匹配，達到消除負載端反射的目的。實現形式分為單電阻和雙電阻兩種形式。

匹配電阻選擇原則：在芯片的輸入阻抗很高的情況下，對單電阻形式來說，負載端的并聯電阻值必須與傳輸線的特征阻抗相近或相等；對雙電阻形式來說，每個并聯電阻值為傳輸線特征阻抗的兩倍。

并聯終端匹配優點是簡單易行，顯而易見的缺點是會帶來直流功耗：單電阻方式的直流功耗與信號的占空比緊密相關；雙電阻方式則無論信號是高電平還是低電平都有直流功耗，但電流比單電阻方式少一半。

常見應用：以高速信號應用較多。

（1）DDR、DDR2等SSTL驅動器。采用單電阻形式，并聯到VTT（一般為IOVDD的一半）。其中DDR2數據信號的并聯匹配電阻是內置在芯片中的。

（2）TMDS等高速串行數據接口。采用單電阻形式，在接收設備端并聯到IOVDD，單端阻抗為50歐姆（差分對間為100歐姆)。